Nanostack est une architecture où IBM empile des transistors de type nanosheet à l’échelle de 0,7 nm (7 angströms), en les décalant verticalement grâce à une intégration séquentielle 3D. Au lieu de simplement réduire encore la taille de transistors posés à plat, cette approche empile plusieurs couches de canaux (NFET et PFET), ce qui augmente la densité logique dans un même espace. Il s’agit d’une méthode consistant à empiler verticalement différents types de puces, plutôt que de les disposer côte à côte sur un circuit imprimé, explique Jay Gambetta, fellow et directeur d’IBM Research. Cela permet à ces couches de communiquer via des connexions verticales extrêmement courtes, précise-t-il. « Avec notre nouvelle architecture de nanostack, nous ne nous contentons pas de fabriquer des transistors plus petits, nous réinventons la façon dont les puces sont construites pour offrir une puissance et une efficacité énergétique nettement supérieures », a précisé le chercheur. Cette technologie démontre qu’il est toujours possible de réaliser des gains continus en termes de performances et d’efficacité, même alors que les caractéristiques des puces approchent les dimensions atomiques et que l’industrie se heurte aux limites physiques de la miniaturisation traditionnelle des puces, a-t-il ajouté. 

1ere technologie de puces inférieure à 1 nm 

Avec ce démonstrateur, big blue revendique la première technologie logique sub‑1 nm de l’industrie, c’est‑à‑dire une miniaturisation basée sur une échelle d’angström, où les dimensions des canaux et des empilements se rapprochent des distances atomiques dans le cristal. On n’est pas encore à une production industrielle : IBM parle d’une technologie expérimentale qui doit encore être transférée et maturée avec des partenaires comme GlobalFoundries ou Samsung avant une éventuelle industrialisation. Ces composants reposant sur nanostack devrait offrir jusqu’à 50 % de performances en plus, ou une efficacité énergétique supérieure de 70 % par rapport aux puces IBM à 2 nm. « Avec ce type de gains de puissance, le potentiel des puces de 7 angströms est immense, avec un impact potentiel considérable sur le monde de l’IA. Les accélérateurs IA courants aujourd’hui peuvent produire environ 1 500 Tops, et les chercheurs d’IBM estiment qu’un accélérateur utilisant cette technologie à 7 angströms pourrait en offrir environ six fois plus, soit environ 9 000 Tops. Ainsi, si des puces à 7 angströms étaient utilisées pour entraîner les modèles LLM (modèles de langage à grande échelle) actuels, qui sont massifs et à la pointe de la technologie, nous pourrions réduire considérablement la durée typique d’entraînement, qui passerait d’environ trois mois à quelques semaines », a écrit Mike Murphy, de la division Recherche d’IBM, dans un blog consacré à cette nouvelle puce. 

Image obtenue par microscopie électronique à transmission (MET) d'un nœud isolé de l’architecture de puce 7a.(Crédit IBM)

De plus, les chercheurs d’IBM ont démontré que l’architecture nanostack permettait une réduction de 40 % de la taille de la mémoire vive statique (SRAM), offrant ainsi aux concepteurs de puces des composants bien plus efficaces tout en répondant aux exigences de bande passante élevée des charges de travail d’IA avancées, a déclaré M. Gambetta. Contrairement à la mémoire vive dynamique (DRAM) standard, la SRAM conserve les données sans avoir besoin d’être constamment rafraîchie, ce qui la rend plus rapide et plus fiable pour les applications et charges de travail à haute performance et haute fréquence. 

« L’équipe a réussi à augmenter la capacité de la SRAM (ou mémoire vive statique) de 40 % dans une conception à 7 angströms. Il s’agit d’un bond en avant considérable en termes de capacité de mémoire — du jamais vu dans le secteur depuis plus d’une décennie », a écrit M. Murphy. « L’accès à la mémoire intégrée à la puce est l’un des principaux goulots d’étranglement du calcul IA auquel l’équipe a remédié grâce à la nouvelle conception à 7 angströms, garantissant ainsi que ces puces seront capables de traiter les informations bien plus rapidement que les conceptions précédentes. Et en réduisant l’encombrement physique de la mémoire, il est possible d’intégrer davantage de capacité dans un même espace. » 

Une adoption à venir chez les fondeurs

Grâce à l’architecture nanostack, la feuille de route d’IBM en matière de semi-conducteurs prévoit au moins une décennie de miniaturisation, selon M. Gambetta. Quant à la date à laquelle cette technologie pourrait être intégrée à des produits concrets, IBM a indiqué viser une mise en production dans les cinq prochaines années. 

Au fil des ans, IBM a inventé une grande partie des technologies sous-jacentes qui sont à la base de la production de silicium intelligent. Par exemple, Big Blue a été l’un des principaux développeurs de puces à câblage en cuivre en 1997, alors que l’aluminium était la norme. L’entreprise a également joué un rôle déterminant dans le développement d’autres technologies de puces, telles que les isolants à base de silicium, les transistors à grille métallique, les transistors à nano-grille et les puces de 2 nm. En 2015, IBM Research avait dévoilé la technologie nanosheet, une architecture de puce qui, selon les chercheurs de l’époque, allait constituer la base de la conception des puces à l’échelle mondiale pour les années à venir. Cela s’est concrétisé avec l’arrivée de générations de puces créées avec des nœuds de 3 nm, puis de 2 nm.